台积电1.4nm，要来了

据DigiTimes报道，台积电计划在2028年上半年启动A14（1.4nm级）制程的量产工作。此前，A14预计将在2027年下半年进入风险试产阶段。按照目前的规划，台积电将主要依靠新竹科学园区宝山Fab 20，以及中部科学园区Fab 25两座工厂推进A14的生产。

更值得关注的是，DigiTimes报道称，到了2028年，台积电A14的产能规模预计将达到英特尔14A的7.5倍。这意味着，在下一代先进制程的竞争中，台积电不仅希望继续保持技术领先，也在积极扩大先进制程的规模化供应能力。

从制程节点规划来看，台积电A14和英特尔14A都将成为双方下一阶段的重要技术节点，两者均属于1.4nm级别制程，预计在2028年进入量产阶段。

不过，两家公司在技术路线上的选择并不完全相同。

台积电A14将采用第二代GAA（全环绕栅极）纳米片晶体管架构，并引入NanoFlex Pro标准单元架构。英特尔14A则计划采用第二代RibbonFET晶体管架构，并配合PowerDirect背面供电技术。

在光刻技术方面，两者也存在明显差异。台积电A14采用传统0.33 NA EUV多重曝光方案，而英特尔14A则计划引入0.55 NA High-NA EUV技术。

从目前披露的性能目标来看，台积电A14相较于N2，在相同功耗下性能提升10%至15%；在相同性能下，功耗降低25%至30%，逻辑密度则提升超过20%。

英特尔14A相较于18A的目标则是，在相同功耗下性能提升15%至20%，在相同性能下功耗降低25%至35%，逻辑密度提升约20%至30%。

需要指出的是，这些数字属于两家公司各自制程路线的目标指标，并非在统一测试条件下完成的直接对比。因此，单纯比较性能和功耗数字，还不足以判断两种制程的实际优劣。

除了晶体管架构和逻辑密度，A14还有一个值得关注的变化：SRAM位元单元面积有望迎来近八年来的首次缩小。

据ETNews此前报道，台积电计划将SRAM位元单元面积从目前的0.021μm²缩小至0.017μm²以下，并进一步提高SRAM宏单元密度。

这项变化并不简单。

从N5（5nm）制程开始，台积电在后续节点推进过程中，并没有继续缩小SRAM位元单元面积。即使制程不断向前演进，SRAM的微缩也面临着越来越大的挑战。

Wccftech援引台积电此前披露的数据指出，其2nm级CMOS纳米片技术已经实现0.021μm²的高密度SRAM位元单元，通过DTCO（设计技术协同优化），整体SRAM密度较前一代提升了1.1倍，密度达到38.1Mb/mm²。

而A14如果能够将位元单元面积进一步缩小至0.017μm²以下，将意味着台积电在SRAM微缩方面取得新的进展。

对于先进制程而言，逻辑晶体管密度只是衡量技术进步的一个维度。SRAM同样是处理器、AI加速器等芯片的重要组成部分，尤其是在高速缓存和片上存储方面，SRAM密度直接关系到芯片能够集成多少缓存资源，以及芯片面积如何分配。

因此，A14在SRAM方面的进展，也是其先进制程竞争力的重要组成部分。

从客户布局来看，台积电A14预计将继续服务苹果等长期合作伙伴。英特尔14A则希望通过开放代工业务，吸引更多外部客户。

报道提到，特斯拉已经被列为英特尔14A的潜在客户，苹果、英伟达、亚马逊和谷歌也被认为是潜在客户。不过，这些客户目前仍属于潜在采用对象，并不意味着已经确定采用14A。

值得注意的是，台积电A14与英特尔14A的竞争，除了技术指标之外，产能爬坡速度和客户导入情况同样重要。

按照DigiTimes的预测，2028年台积电A14的产能将达到英特尔14A的7.5倍。如果这一预测兑现，台积电在先进制程规模化供应方面将拥有明显优势。

与此同时，A14的生产准备工作也在推进。Wccftech报道称，台积电已经启动A14芯片的试产工作，并为新生产设施取得相关批准。此外，Cadence上个月已经完成台积电A14相关工具认证，这将帮助芯片设计企业缩短设计迭代时间，据报道最高可达2.5倍。

从目前的进度来看，2027年将是台积电A14和英特尔14A的重要技术验证阶段，2028年则将成为双方先进制程量产竞争的关键年份。

对于台积电而言，A14不仅需要在晶体管性能和密度方面继续推进，还需要解决SRAM微缩以及大规模生产的问题。对于英特尔而言，14A则是其先进制程路线和代工业务争取外部客户的重要节点。

两种技术路线最终谁能获得更多客户认可，仍有待实际产品和量产表现验证。但可以确定的是，2028年的先进制程竞争，将不仅仅是晶体管技术的较量，更是产能、良率、成本和客户生态的综合竞争。