传台积电进军DRAM！

11月6日，一则有关台积电可能进军DRAM市场的消息，引起了半导体行业的关注。据The Information报道，台积电已经开始研究生产一种新型存储芯片——3D DRAM，而这一计划据称与英伟达的需求有关。如果这项计划最终落地，意味着全球最大的晶圆代工厂，可能要与三星、SK海力士和美光这三家传统DRAM巨头展开直接竞争。

消息传出后，台积电股价一度上涨超过6%。在AI基础设施建设持续推高存储需求、DRAM供应日益紧张的背景下，台积电为什么会考虑进入这个市场？更重要的是，作为一家长期专注于逻辑芯片代工的企业，台积电是否真的具备挑战传统存储厂商的能力？

虽然台积电在随后的一份声明中表示，公司“始终专注于核心业务”，并补充说，公司致力于生产其他公司设计的芯片。在这个回应中，台积电没有具体提及存储芯片，但该公司又指出，其使命是成为逻辑芯片（用于处理数据而非存储数据）“值得信赖的技术和容量提供商”。

而在翻阅了台积电存储方面的布局以后，我们发现这件事可能比表面上看起来更加复杂。

台积电考虑进入存储领域，首先还是因为AI带来的需求变化。

过去几年，AI芯片的竞争主要集中在GPU计算能力、先进制程和HBM带宽上。但随着模型规模不断扩大，存储已经成为影响AI芯片性能和系统成本的重要因素。

英伟达对此感受尤其明显。

一颗AI GPU并不是只需要HBM就够了。芯片内部还有寄存器、SRAM缓存，以及与外部存储器连接的各种数据通道。不同层级的存储各自承担不同任务，既要满足计算单元对数据的访问速度，也要考虑容量和功耗。

以HBM为例，虽然它通过多层DRAM堆叠和TSV互连提供了很高的带宽，但成本和产能都受到制造工艺、封装能力等因素制约。与此同时，AI推理规模扩大，模型参数、KV Cache以及中间计算数据也在持续增加，对整个存储系统提出了更高要求。

这就带来了一个问题：能不能在GPU内部放入更多存储，减少处理器与外部存储之间的数据交换？

目前，GPU内部高速缓存主要采用SRAM。它的优势是速度快，但存储密度相对较低，尤其是传统6T SRAM单元需要六个晶体管。对于面积越来越大的AI芯片来说，如果继续依靠SRAM扩充缓存，成本和面积压力都不小。

DRAM的存储密度通常高于SRAM。如果能够把DRAM以合适的方式集成到逻辑芯片内部，就有机会在有限的面积内提供更大的存储容量。

这也是嵌入式DRAM（eDRAM）重新受到关注的原因之一。

对于英伟达而言，这类技术的价值不只是多获得一种存储芯片，而是有机会改变GPU内部的存储架构。对于台积电来说，如果能够提供从逻辑制程到片上存储、再到先进封装的一整套制造方案，也意味着可以进一步扩大自己在AI硬件产业链中的业务范围。

The Information提到，台积电正在考虑建设新的存储工厂，或者收购现有半导体工厂进行改造。报道还指出，负责推进这项工作的，是台积电负责先进封装业务的副总裁徐国晋，他此前曾负责美光在台湾地区的业务。

这些信息说明，台积电对存储制造的兴趣可能已经不只是技术研究。不过，台积电究竟准备生产什么样的存储芯片，目前还没有明确答案。

这里有必要回顾一下台积电此前的技术布局。

2025年VLSI Symposium上，台积电展示了一项基于氧化物半导体的1T1C存储技术，研究主题是将这种存储器与先进逻辑芯片集成，为处理器提供低功耗、低延迟的缓存解决方案。

这项研究的一个重要特点，是存储阵列被直接集成在逻辑芯片的后端互连层（BEOL）中，而不是像传统DRAM那样作为独立芯片制造。

具体来说，台积电采用氧化物半导体沟道选择器和低温工艺电容器，在先进逻辑芯片的BEOL区域构建存储阵列。

根据台积电在会议上公布的研究成果，这项技术实现了单片集成，测试芯片工作电压为0.75V，数据保持时间超过128ms，随机读写周期时间低于8ns，耐久性超过10¹⁴次循环。台积电将其定位为一种比SRAM具有更高存储密度，同时兼顾低功耗和低延迟的缓存解决方案。

这项技术为什么重要？

传统SRAM虽然速度快，但面积开销比较大。DRAM可以提供更高的存储密度，却面临电容器、漏电和工艺集成等问题。尤其是传统DRAM的制造流程与先进逻辑芯片并不完全兼容，直接将两者集成在一起并不容易。

氧化物半导体提供了另一种可能。

这类材料具有较低的关态漏电流，有助于改善存储单元的数据保持能力，而且能够采用相对低温的工艺制造。因此，它有机会被放置在逻辑芯片的后端互连层中，而不必完全沿用传统DRAM的制造方式。

台积电在2024年还展示过基于氧化物半导体的互补式增益单元存储器（Complementary Gain Cell Memory），相关研究实现了10,000秒的数据保持时间，并探索了多层单片3D集成存储器的可能性。

把这两项研究放在一起看，台积电显然一直在探索如何利用氧化物半导体，在先进逻辑芯片内部构建更高密度的存储。

因此，此次报道中的3D DRAM，也不排除是这类技术进一步发展的结果。

这里需要区分两个概念：传统意义上的3D DRAM，是希望将存储单元沿垂直方向堆叠，提高单位面积内的存储密度；而3D eDRAM更强调逻辑与存储之间的垂直集成，让存储阵列直接进入逻辑芯片内部。

两者都涉及垂直结构，但技术目标和商业市场并不相同。

如果台积电选择的是后一条路线，它的竞争对手就未必是传统DRAM厂商，而可能是在争夺下一代处理器内部的存储架构。

除了氧化物半导体存储研究，台积电在垂直DRAM方面也已经有专利布局。

SemiWiki在10月30日发表的文章，对台积电的相关专利进行了分析。

其中，US20220359529A1涉及垂直沟道晶体管，以及混合沟槽和堆叠电容器结构；另一项US20230240066A1，则涉及将电容器直接设置在垂直环绕栅极（GAA）晶体管上方。

这两项专利都在尝试解决一个问题：如何利用垂直方向的空间，减少DRAM存储单元在平面上的占用面积。

传统DRAM长期依赖平面微缩提高存储密度，但随着尺寸不断缩小，晶体管、电容器以及相关互连结构都面临越来越大的工艺挑战。通过垂直结构扩展存储单元，是行业正在探索的方向。

不过，SemiWiki也特别提醒，不能把专利直接理解为台积电已经准备量产3D DRAM。

专利说明的是一种技术设计思路，并不能证明企业已经完成工艺验证，更不能说明它已经具备与三星、SK海力士和美光竞争的量产能力。

对于3D DRAM而言，真正困难的地方在于制造。垂直晶体管需要解决驱动电流和漏电控制问题，电容器要保证足够的存储能力和可靠性，多层结构还涉及沉积、刻蚀、材料兼容性以及层间连接。

结构设计可以提高理论存储密度，但最终还要看良率和成本。对于DRAM这种高度依赖规模效应的产品，每比特制造成本才是决定市场竞争力的重要因素。

这也是传统存储厂商积累多年的优势。

如果台积电真的准备生产传统商品DRAM，那么它将面对一个相当成熟的市场。

三星、SK海力士和美光已经在DRAM领域经营多年，在存储单元设计、工艺整合、良率控制和大规模生产方面拥有深厚积累。台积电虽然拥有先进逻辑制程优势，但逻辑芯片制造和DRAM制造毕竟是两套不同的技术体系。

更何况，DRAM市场具有明显的周期性。需求旺盛时，厂商纷纷扩产；但等到新产能释放，市场供需关系又可能发生变化，价格和利润率随之下滑。

The Information也提到了这一风险。台积电如果进入传统DRAM市场，就必须承担存储行业长期存在的周期性波动。

相比之下，发展面向逻辑芯片的3D eDRAM，可能更符合台积电的业务特点。

台积电可以利用自己的先进逻辑工艺、BEOL集成能力和先进封装技术，为客户提供定制化的存储解决方案。它不一定需要与传统DRAM厂商争夺标准存储芯片的每比特成本，而是可以从芯片架构和系统集成层面寻找新的价值。

这也不意味着台积电与存储厂商之间的合作会因此结束。

例如，在HBM4领域，台积电与SK海力士就存在合作关系，由台积电为其下一代HBM提供先进逻辑Base Die制造支持。双方分别发挥在逻辑芯片和DRAM领域的优势。

如果台积电进一步发展自己的嵌入式存储技术，未来这种合作关系可能变得更加复杂，但逻辑Base Die、HBM DRAM和片上缓存仍然是不同的技术环节，彼此并不完全替代。

台积电究竟会不会直接进入传统DRAM市场，现在还不能下结论。The Information的报道没有披露具体的存储单元架构、目标产品和量产时间，台积电也没有正式确认相关计划。

不过，从AI芯片的发展趋势，以及台积电此前在氧化物半导体eDRAM和垂直存储方面的研究来看，这家晶圆代工巨头确实有理由进一步扩大在存储领域的布局。

过去，台积电主要负责把客户设计的逻辑芯片制造出来；现在，随着AI芯片对存储的要求越来越高，它可能还希望参与到存储架构本身的设计和制造中。

这或许才是此次台积电研究3D DRAM最值得关注的地方。