在通往实用化通用量子计算的征途中，量子纠错（QEC）被公认为是无法绕过的核心天堑。近年来，中性原子量子计算平台凭借数千物理比特的大规模阵列排布、全连接光学穿梭编排以及优异的相干寿命，迅速跃升为全球容错量子计算赛道的关键阵营之一。

然而，在物理比特规模扩张的背后，一个制约中性原子走向实用的系统工程隐疾长期存在：“离线纠错”的脱节。

此前国际顶尖团队（如哈佛大学/QuEra、Atom Computing）的代表性纠错实验中，受传统荧光成像整幅读出的高延迟等因素的制约，错误解码均采用事后离线分析模式。

这种处理模式无法在量子比特相干时间内发出前馈校正指令，直接阻断了运行任意通用量子算法所必需的非Clifford门（如T门魔态注入）自适应执行路径。

近日，上海中器无量联合中电科32所、上海交通大学、中科院上海光机所及中移（苏州）软件技术中心等产学研团队，在预印本平台 arXiv 公布了一项重要研究成果：《An Architecture for Real-Time Quantum Error Correction with Neutral Atoms》。

该团队搭建并验证了国际首个涵盖物理光学探测读出与级联计算的中性原子全链路实时纠错异构架构。

在面向码距 d=7 的旋转表面码评测中，全链路曝光后处理时延被压缩至 0.76 毫秒，成功落入中性原子毫秒级物理操作时间预算之内，填补了中性原子硬件平台实时闭环架构的空白，同时也成为“AI for Quantum / AI4S”赋能微秒级硬实时控制的典型范式。

为何毫秒级节拍是 AI 解码的天然沃土？

在量子纠错的工程世界里，经典控制系统始终在和物理退相干赛跑。但放在不同的硬件技术路线上，这场赛跑的计时器完全不同。

以超导路线为例，其单轮纠错周期被死死卡在微秒（µs）量级。留给经典计算的时间太短，工程上几乎没有选择，只能把高度简化的启发式算法硬编码进 FPGA 甚至专用 ASIC 里，快是快了，但算法灵活性被锁死，面对复杂的时空关联噪声往往力不从心。

相比之下，中性原子体系在时间尺度上呈现出一种奇妙的“快慢交织”。

它的微观门操作极快，双比特里德堡门只需 0.5 到 1 微秒，单比特门更是快至百纳秒级；

但一旦涉及到宏观编排：比如用光镊夹住原子进行相干穿梭、阵列重排（如换入辅助测量比特通常耗时约 2.57 毫秒），时间尺度就会拉长到数百微秒乃至数毫秒。

这种“毫秒级”的纠错节拍，恰恰为 AI 大模型入局留出了黄金窗口。

工程团队不再需要把算法削足适履地塞进底层硬件门电路，而是可以直接调动算力充沛的 GPU，把参数量更大、表达能力更强的深度学习模型推向实时纠错前线，同时兼顾推理速度、解码精度与算法迭代的自由度。

但这并不意味着高枕无忧。在涉及测量前馈的自适应量子计算中，解码器必须在辅助原子移动与下一轮逻辑门执行的重叠窗口内，算完并吐出泡利（Pauli）校正指令。

一旦超时，处于等待状态的量子比特就会暴露在退相干噪声下，引发致命的“前馈停顿”（Feedforward Stall）。从光子收集、图像提取到综合征推断，把全链路延迟死死按在 1 毫秒红线以内，依然是一场硬仗。

架构解构：级联流水线与 2.72 微秒异构直连通道

为了把耗时从传统的数十毫秒压缩进亚毫秒区间，联合团队没有在旧架构上修修补补，而是直接重塑了从光学采集到经典计算的底层交互拓扑，搭起了一条“两级时间重叠”（Two-level Overlap）的级联流水线。

1. 读出“第一公里”的极限瘦身

传统中性原子实验之所以卡在“离线纠错”，罪魁祸首往往是 CMOS 探测器全画幅荧光成像那动辄数毫秒的读出延迟。在此次基于铯（Cs）原子的实验中，团队对“第一公里”动了刀。

他们放弃了冗余的全画幅读取，转而针对码距 d=7 旋转表面码所需的 48 个辅助比特，精准划定了一个 90x90 像素的感兴趣区域（ROI）。曝光一结束，CMOS 芯片便以行级滚动（Row-sequential）模式极速吐出数据，读出耗时直接骤降至 326.7 微秒。

更关键的是，后端的图像处理 FPGA（FPGA-PROC）无需苦等整帧画面传完，而是“见行即处理”，每一行像素抵达的瞬间即刻触发流式解析。

最终，预处理与传输仅耗时 64.9 微秒，FPGA 缓存 3.8 微秒，而判断原子在不在位的二值化判定，更是快到了 100 纳秒量级。 

图｜中性原子实时量子纠错端到端硬件流水线与阶段时序分解。 (a) 系统数据闭环路径示意图：覆盖从原子阵列荧光成像（CMOS）、FPGA 级联图像流式预处理（FPGA-PROC），到 GPU 并行解码，再到控制编译 FPGA（FPGA-COMP）以及物理反馈驱动（QPU）的完整链路； (b) 铯原子阵列的实际荧光成像视场； (c) 曝光结束后的关键时序流：清晰解构了 CMOS 行级滚动读出（约 326.7 µs）、FPGA 缓存与预处理（约 68.7 µs）、纳秒级原子态二值化判定（~100 ns）、GPUDirect RDMA 传输（约 1.8 µs 发送 + 1.0 µs 反馈）以及解码器运行的全流程时间分配，测得全系统曝光后处理延迟平均仅为 0.76 毫秒； (d) 重复测试下的 CMOS 探测器响应与读出时间统计分布直方图。（来源：Arxiv）

2. 绕过 CPU 与内存：2.72 微秒的异构直连

状态判读完成后，如何把综合征数据瞬间喂给 GPU？在传统工控机里，数据得先走系统总线拷进主机内存，再由 CPU 调度塞进 GPU 显存，仅系统调用的开销就会把微秒级的预算吃干抹净。

为此，架构直接引入了基于 PCIe 点对点（P2P）协议的 GPUDirect RDMA 技术，在 FPGA 与 GPU 之间打通了一条绕过主机内存的专属高速通道。

实测数据相当惊艳：哪怕数据包体积暴增 32 倍（从 32 B 扩至 1 KB），双向往返时延也仅仅增加了 0.83 微秒。在 32 字节小包下测得的 2.72 微秒 RTT，甚至比英伟达此前在 NVQLink 以太网架构演示中跑出的 3.84 微秒基准还要紧凑（当然，这得益于 PCIe P2P 紧耦合直连相比分布式网络 Fabric 拓扑的天然物理优势）。

结合各环节，曝光结束后的 CMOS 局部视场（ROI）逐行读出（~327 μs）、FPGA 处理（~65 μs）、RDMA 传输（~2.7 μs）与 GPU 推理（~360 μs）无缝咬合，全系统平均处理延迟仅为 0.76 毫秒。

图｜FPGA 与 GPU 之间基于点对点直连（PCIe P2P）的数据传输延迟随数据包大小的变化特征。 (a) 在 32 字节（32 B）至 1 兆字节（1 MB）有效载荷范围内的单向发送延迟 Ttexttransmit与反馈延迟Ttextfeedback曲线。插图展示了纠错核心负载区间（32 B 至 16 KB）的极低时延表现：32 字节数据包的双向往返延迟（RTT）均值仅为 2.72 µs（图中星号标出了英伟达此前在以太网架构 NVQLink 演示中公布的 3.84 µs 演示基准），且当载荷扩大 32 倍至 1 KB 时，往返延迟仅微增至 3.55 µs； (b, c)4 KB 典型载荷下单向传输与反馈延迟的对数直方图统计，展现出系统极高的通信稳定度与微秒级确定性响应能力。（来源：Arxiv）

AI for Quantum 落地实战，攻克实时解码高地

异构链路解决了数据搬运难题，而决定纠错上限的是最终推断错误的解码核心。团队对重复码（LUT）、二维色码（BP-OSD）以及旋转表面码的循环 TransformerAI 解码器进行了横向对比评估，展现出深度学习在实时物理控制中的两大优势。

1. 精度超越经典匹配基线

传统基准最小权重完美匹配（MWPM）算法假设错误时空独立，难以捕捉复杂的关联噪声。部署于 GPU 的循环 Transformer 模型利用离线训练，深度学习了测量事件序列中的高维时空错误关联。在 d=3, 5, 7 旋转表面码实测中，AI 解码器的逻辑错误率（LER）在各物理错误率区间内全面优于 MWPM 基线，且码距越大优势越明显。

2. 消除长尾抖动的确定性

传统高精度迭代算法（如 BP-OSD）的核心痛点在于计算耗时对输入高度敏感：当噪声或错误模式复杂时，迭代收敛步数剧增，引起严重的延迟抖动，易打乱控制时序。

深度学习模型基于固定计算图推理，浮点运算量完全由结构与维度决定，呈现出两项关键工程优势：

首先是无惧噪声扰动，推理耗时严格恒定，杜绝时延抖动风险；

其次是优异扩展性，采用时间压缩表征机制，在 d=7 条件下，每增加 6 轮综合征记录，增量推理耗时仅为 360 微秒；从 d=3 扩展至 d=7 时，稳定子数量激增 6 倍，但增量解码时间仅微增约 24%。

图｜部署于旋转表面码的循环 Transformer（Recurrent-Transformer）AI 解码器性能评估。 (a) AI 解码器（实线实心点）与经典基准算法——最小权重完美匹配 MWPM（虚线空心点）在 d=3, 5, 7 表面码各物理错误率区间内的单轮逻辑错误率（LER）对比。 (b) 物理错误率为 0.5% 时，AI 解码器的 GPU 运行耗时随综合征测量轮数 r 的扩展关系柱状图。由于模型引入了每 6 轮时间压缩机制且计算图固定，推理耗时无时延抖动，d=7 下每增量 6 轮历史仅需约 360 µs 增量耗时；从 d=3 扩展至 d=7 稳定子数量激增 6 倍，增量耗时仅增加约 24%，证明了其在硬实时系统中的优异计算扩展性。（来源：Arxiv）

工程边界与“量智融合”前景

团队客观明确了当前的工程水位：本次实验中，跑在科学级 CMOS 探测器、FPGA 与 GPU 硬件流水线里的，是注入的电路级模拟综合征。

换句话说，纠错指令已经能够以 0.76 毫秒的极速稳定送达控制 FPGA 的输入端，但把这串数字指令转化为真实的实时激光脉冲、反手作用到物理原子上完成闭环前馈干预，则是团队下一阶段要啃的硬骨头。这种不夸大、不遮掩的披露，反而让这项架构验证显得格外扎实可信。

如果把视角拉远，这项由上海中器无量、中电科32所、上海交大、上海光机所与中移（苏州）软件等联合交出的工作，提前剧透了未来量子数据中心的可能长相。

当容错量子计算机从几百比特走向数千乃至数万比特，围着量子芯片转的经典测控与解码算力将呈指数级膨胀。

文中验证的这套“中性原子 QPU + FPGA 实时测控网 + GPU 异构算力集群”，多少勾勒出了大家喊了很久的“量智融合”算力底座的最小可行单元。

量子核心在微观世界里专攻指数级希尔伯特空间的暴力求解，而紧挨着它的 GPU 集群则在微秒与毫秒的缝隙间高速运转，用 AI 实时抵消物理世界的噪声侵蚀。

两者的紧密咬合，大概率将是通向实用化通用容错量子计算的一条极具确定性的现实路径。

引用：

[1]https://arxiv.org/pdf/2611.15104

[2]https://arxiv.org/abs/2510.25213

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